記者黃俊育 / 綜合報導
西門子數位化工業軟體近期為其積體電路（IC）實體驗證平台 —— Calibre® 擴充了一系列電子設計自動化（EDA）早期設計驗證功能，可將實體和電路驗證任務「shift left」，既在設計與驗證流程的早期階段就識別、分析並解決複雜的 IC 和晶片級系統（SoC）實體驗證問題，協助 IC 設計團隊及公司更快將晶片送交光罩製造（tapeout）。
在設計週期的早期識別並解決問題不僅有助於壓縮整個驗證週期，還能提供更多時間和機會來改善最終設計的品質。西門子使用合格的簽核（signoff）要求，為早期分析、驗證與最佳化策略提供經過調整的檢查支援，讓設計公司能簡化設計流程、提高設計師的生產力並縮短上市時間。
西門子 EDA Calibre 設計解決方案產品管理副總裁 Michael Buehler-Garcia 表示：「要在 EDA 領域保持技術領導地位，必須深入瞭解客戶在日常工作中面臨的特定挑戰，並在這些挑戰的驅動下持續進行改進。透過在 Calibre 中增添早期設計驗證功能，使我們的客戶無論處於哪一個設計階段，都可使用最新技術，將世界級的矽晶產品迅速推出市面。」
Calibre 平台的新功能包括：
- Calibre RealTime Custom 和 Calibre Realtime Digital 軟體工具——可為自訂的類比／混合訊號與數位設計，提供設計內，具簽核級品質的 Calibre DRC。Calibre RealTime 介面能直接調用 Calibre 分析引擎，執行經晶圓代工廠認證具簽核等級 Calibre 的規則檢查平台（deck），針對設計規則違規提供即時回饋及規則遵循建議，協助加快設計速度，提高結果品質。Calibre RealTime Digital 現可利用 Calibre Yield Enhancer SmartFill 功能實現設計內填充，讓設計師能夠從設計平台內部獲取晶圓代工廠認證具簽核等級的填充，Calibre RealTime Custom 則新增了在多個區域內自動追蹤 DRC 的功能，能夠同時對多個編輯進行修正、追蹤和檢查。
- Calibre RealTime Digital 中的 Calibre nmDRC-Recon 使用模型——能橫跨區塊、巨集和全晶片佈局，以智慧的方式自動分析未成熟及未完整的設計，在設計與驗證流程的早期階段有條不紊找出並修正具有重大影響的實體佈局。除了 nmDRC-Recon 使用模型已帶來的加速和使用者除錯助益，西門子還為其增加了能靈活將未成熟的單元和區塊「灰框」（gray-box）的功能，同時仍為相鄰區塊或上層金屬的介面進行 DRC 檢查。「灰框」功能可避免多餘的 DRC 檢查，進一步加快執行速度並提高設計師的除錯生產力，比起只使用 nmDRC-Recon，執行時間能縮短高達 50%。
- Calibre nmLVS-Recon 軟體能為未成熟及未完整設計進行智慧化、自動化的電路驗證分析。藉助 Calibre nmLVS-Recon 軟體，設計師能有效地執行短路凸顯（short isolation）以找出電路錯誤。Calibre nmLVS-Recon 中的短路凸顯（short isolation）模式，不需要更改設計輸入或晶圓代工廠規則 deck，只執行 Calibre nmLVS 的短路凸顯（short isolation）步驟即可，並可將 LVS 的執行速度最多加快 30 倍，設計師一天就能完成數次迭代驗證。
Calibre nmPlatform 工具套件在 EDA 產業中獨具優勢，其整合了各種主流的 IC 設計與佈局實作工具。這種無縫整合的特點，使設計團隊能從於智慧財產（IP）、區塊／巨集和全晶片層級輕鬆運用 Calibre 工具，這些工具都從其客製化設計或佈局與佈線（P&R）設計環境中執行。此外，Calibre 平台還具備獨特的檢視與除錯能力，可加快各設計階段的速度。
有關 Calibre 早期設計驗證解決方案的更多詳細訊息，請造訪 https://sie.ag/3Ipf597。
